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Schon ausprobiert und es scheint zu tun - um daraus jetzt eine HTTP-Paketquelle zu machen, warte ich noch etwas. Ich m"ochte
\section{ Re:
\section{ Re: Aufgaben und "Ubungen, }
\begin{verbatim}
lb, lbu
lh, lhu
lw
ld*
la*
li*
sb
sh
sw
sd*
add, addi, addiu
sub
mult, multu
div, divu
and, andi
or, ori
xor, xori
not, rem, abs*, neg*
Datenbewegungsbefehle
arithmetisch logische Befehle
Schiebe und Rotationsbefehle
Multimediabefehle
Gleitkommabefehle
Systemsteuerbefehe
Synchronisationsbefehle
Programmsteuerbefehle
Systemsteuerbefehle
Dreiaddressformat
Zweiaddressformat
Einaddressformat
Nulladdressformat
Lade- und Speicherarchitektur
Register- Speicherarchitektur
Speicher- Speicherarchitektur
Stack und Kellerarchitektur
Akkumulatorarchitektur
Little-Endian
Big-Endian
Einzelbit
Ganzzahl
Gleitkomma
Multimedia
signed
unsigned
packed
unpacked
bcd
ascii
byte
halbwort
wort
doppelwort
ieee-754-std
f = (-1)\^s * 1.m * 2\^(e-b)
32: einfach
64: doppelt
80: erweitert
Absolute Addressierung
Direkte Addressierung
Register Addressierung
Unmittelbare Addressierung
Indirekte Addressierung
Indirekte Addressierung mit Verschiebung
Indirekte Addressierung mit Autoinkrement/Dekrement
Indizierte Addressierung
Indizierte Addressierung mit Verschiebung
Steuereinheit
1.) Befehlsdekodierer
2.) Funktionsdekodierer
MemToReg
MemWrite
Branch
ALU-Src
ALU-Op
RegDst
RegWrite
Befehlsdekodierer
Funktionsdekodierer
Registersatz
ALU
Datenspeicher
Befehlsspeicher
Befehlsz"ahler
4 x MUX
1 x AND
2 x Addierer
1 x 2 Bit Shifter
Befehlsdekodierer
MemToReg
MemWrite
Branch
ALU-Src
ALU-Op
RegDst
RegWrite
Funktionsdekodierer
Func
ALU-Op
ALU-Operation
Registersatz
- Lese-Daten-1
- Lese-Daten-2
- Schreibedaten
- Lese-Register-1
- Lese-Register-2
- Schreiberegister
- WE
Datenspeicher:
- WE
- Addresse
- Lesedaten
- Schreibedaten
ALU:
- ALUOp
- Null
AND:
- PCSrc
Befehlsspeicher
- Lesedaten
- Leseaddresse
Befehlsz"ahler
- PC (t)
- PC (t+1)
Func ALU-Op ALU-Operation
00 x 010 - add
x1 x 110 - sub
1x 100 000 - add 010 - add
OpCode RegDst RegWrite Branch ALU-Src MemToReg MemWrite ALU-Op
r-typ 000 000 1 1 0 0 0 0 10
Verzweigungsbefehle
1.) Bedingt
2.) Unbedingt
Absolut: Branch
Befehlsz"ahlerrelativ: Jump
Befehlsz"ahlerindirekt: Jump Register
eq - equal
ne - not equal
gt - greater than
ge - greater than equal
lt - less than
le - less than equal
jal: jump and link
PC_neu = PC_alt + (i << 2)
PC_neu = PC_alt \& 0xf000 0000 | (i << 2)
j, b*, jr
jal
jalr
beq, bne
beqz*, bnez*
blt, ble
bltz, blez
bgt*, bge*
bgtz, bgez
Zusstandselemente
- Befehlsz"ahler
- Befehlsspeicher
- Registersatz
- Datenspeicher
1.) Befehl holen
2.) Befehl dekodieren
3.) Operanden der ALU bereitsstellen
4.) Operation in der ALU ausf"uhren
5.) Operanden in Architekturregister zur"uckschreiben
1.) IF - Instruction Fetch
2.) ID - Instruction Decode
3.) EX - Execute Address Calculation
4.) MEM - Memory Access
5.) WB - Write Back
1.) Datenkonflikte
2.) Steuerflusskonflikte
3.) Struktur und Ressourcenkonflikte
1.) In Order Issue In Order Completion
2.) Out Of Order Issue Out Of Order Completion
1.) Statische Sprungvohersage
1.1.) Predict Always Not Taken
1.2.) Predict Always Taken
1.3.) Predict Backward T, Forward NT
2.) Dynamisch
2.1.) Taken, Not Taken
2.2.) Strongly, Weakly T/NT