Re: MIPS auf Xilinx FPGA

-- Da ist ein Fehler drin

entity my_rs_latch is
port
(
    r, s: in bit;
    q1, q2: inout bit
);
end;

architecture verhalten of my_rs_latch is
begin
    q1 = r nor q2;
    q2 = s nor q1;
end;