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b a x b a y0 y1 y2 0 0 0 0 0 1 0 0 0 1 0 0 1 1 0 1 0 0 2 0 1 0 0 1 0 0 0 3 0 1 1 0 0 1 0 0 4 1 0 0 1 1 0 1 0 5 1 0 1 1 0 0 0 0 6 1 1 0 0 0 1 0 0 7 1 1 1 1 1 1 0 1
Und das habe ich mir gedacht. wenn man nichts ändert, dann bleibt das in dem Zustand
Das ist trotzdem nicht das einzige Problem. Wenn man ein RS-Latch nimmt, gibt es den verbotenen Zustand
11
für R und S
Das dürfen nicht beide gleichzeitig 1 und 1 anliegen
Das komische ist - zunächst - wenn der verbotene Zustand kommt, dann ist der VHDL Code ausführbar - aber, wenn man es simuliert, bricht der ab
Das ist logisch - der darf ja nicht weiter machen. Das führt zu Chaos - die Schaltung geht, aber das bricht ab
Gut - jetzt habe ich aber das RS-Latch getestet
Bei mir darf komischerweise alles anliegen 11 auch. aber nicht 00. Das ist bei mir genau umgekehrt. Der CLK ist nicht verdreht. Alles stimmt und mein RS-Latch stimmt mit den NOR
ich habe das in der Testbench getestet, es darf nicht 00 anliegen
Gut, das Problem ist nicht gut - weil ich ja das Takgesteuerte RS-Latch habe. Das geht mit AND und C. Das heisst, wenn der Takt C = 0 ist, liegt 00 an und das bricht ab
Das Problem habe ich einfach umgedreht - dann ist halt invertiert. Ich habe die beiden Eingänge invertiert. So wie es aussieht, geht es jetzt
Das Ding läuft ja
Jetzt ist das Problem - dass das Schaltwerk ja beschissen ist - man sieht nichts. Wegen den scheiss Zuständen.
Gut, das Problem lässt sich schnell anders testen
ich stelle einfach eine Zustandstabelle in meinem Sinne auf, eine dir mir gefällt - ich muss ja nur die Funktionen neu machen und kann sie eintragen - dann sehe ich ja, ob es geht.