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5 0 1 0 1 1
6 0 1 1 0 1
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13 1 1 0 1 1
15 1 1 1 1 1
Gruppe 0:
0 0 0 0 0 1
Gruppe 2:
5 0 1 0 1 1
6 0 1 1 0 1
9 1 0 0 1 1
Gruppe 3:
7 0 1 1 1 1
11 1 0 1 1 1
13 1 1 0 1 1
Gruppe 4:
15 1 1 1 1 1
Gruppe 0:
0 0 0 0 0 1
Gruppe 2:
5 0 1 0 1 1
6 0 1 1 0 1
9 1 0 0 1 1
Gruppe 3:
7 0 1 1 1 1
11 1 0 1 1 1
13 1 1 0 1 1
Gruppe 4:
15 1 1 1 1 1
0 0 0 0 0
5;7 0 1 - 1
5;13 - 1 0 1
6;7 0 1 1 -
9;11 1 0 - 1
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11;15 1 - 1 1
13;15 1 1 - 1
0 0 0 0 0
6;7 0 1 1 -
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13;15 1 1 - 1
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7;15 - 1 1 1
5;13 - 1 0 1
0 0 0 0 0
6;7 0 1 1 -
Gruppe 1:
5;7 0 1 - 1
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Gruppe 2:
13;15 1 1 - 1
Gruppe 2:
9;13 1 - 0 1
Gruppe 3:
11;15 1 - 1 1
Gruppe 2:
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Gruppe 3:
7;15 - 1 1 1
0 0 0 0 0
6;7 0 1 1 -
Gruppe 1:
5;7 0 1 - 1
9;11 1 0 - 1
Gruppe 2:
13;15 1 1 - 1
5;7;13;15 - 1 - 1
9;11;13;15 1 - - 1
Gruppe 2:
9;13 1 - 0 1
Gruppe 3:
11;15 1 - 1 1
9;13;11;15 1 - - 1
Gruppe 2:
5;13 - 1 0 1
Gruppe 3:
7;15 - 1 1 1
5;13;7;15 - 1 - 1
0 0 0 0 0
6;7 0 1 1 -
5;7;13;15 - 1 - 1
9;11;13;15 1 - - 1
9;13;11;15 1 - - 1
5;13;7;15 - 1 - 1
Gleiche streichen
0 0 0 0 0
6;7 0 1 1 -
5;7;13;15 - 1 - 1
9;11;13;15 1 - - 1
0 0 0 0 0
9;11;13;15 1 - - 1
5;7;13;15 - 1 - 1
6;7 0 1 1 -
Minimale Rest"uberdeckung
0 5 6 7 9 11 13 15
0 *
9;11;13;15 * * * *
5;7;13;15 * * * *
6;7 * *
Kein Term kann gestrichen werden
0 0 0 0 0
9;11;13;15 1 - - 1
5;7;13;15 - 1 - 1
6;7 0 1 1 -
Disjunktive normalform - DNF:
y <= (not x3 and not x2 and not x1 and not x0) or
(x3 and x0) or
(x2 and x0) or
(not x3 and x2 and x1)
VHDL-Code:
entity meinschaltnetz001 is port ( x3, x2, x1, x0: in bit; y: out bit ); end; architecture behaviour of meinschaltnetz001 is begin y <= (not x3 and not x2 and not x1 and not x0) or (x3 and x0) or (x2 and x0) or (not x3 and x2 and x1); end;